什麼是 ISA？

類比：當你依照規格實作了一個 C 函式 （例如「mult(x,y) 應回傳 \(x \times y\)」）， 使用者不需要記得你怎麼寫的就能呼叫它； 你也可以改寫實作，只要仍回傳 \(x \times y\) 就不會引入 bug。 同樣地，微架構「實作」ISA：寫組語時不需要知道 ISA 怎麼被實作， 而且你的程式碼在任何符合該 ISA 的硬體上都能正確運作。 例如 AMD 與 Intel 的現代 CPU 微架構天差地別， 卻普遍都實作 x86-64 這一個 ISA。

講 Hack 組語時其實已涵蓋幾乎整個 Hack ISA—— 只缺機器碼指令格式（本節）。 實驗課也已做完大部分 Hack 微架構——剩下的見第 2 章。 （本週作業：在 Logisim 裡蓋出 Hack CPU！）

A-指令

這正是第五週「@ 只能載 15 位元」的硬體根源： 16 位元的指令扣掉 1 位元 opcode，只剩 15 位元放數值—— 沒有空間再多了。

C-指令

以組語 MD=A+D;JMP 為例：comp 對應 A+D、 dest 對應 MD=、jump 對應 ;JMP。

comp 欄位（\(a\,c_1 c_2 c_3 c_4 c_5 c_6\)）

注意 \(a\) 位元的作用是在 \(A\) 與 \(M\) 之間二選一作為輸入 ——同一組 \(c\) 位元，\(a = 0\) 用 \(A\)、\(a = 1\) 用 \(M\)。

dest 欄位（\(d_1 d_2 d_3\)）

\(d_1\) 高 \(\Rightarrow\) 結果存入 \(A\)；\(d_2 \Rightarrow D\)；\(d_3 \Rightarrow M\)。 三位全低 = 不存。一個位元管一個暫存器——這就是為什麼 多重指定（如 AMD=）在硬體上是「免費」的。

jump 欄位（\(j_1 j_2 j_3\)）

兩個解碼範例

回去看實驗課做的 ALU 設計，比較 comp 的行為與 ALU 輸出 out ——你看得出 ALU 如何實作 C-指令嗎？（第 2 章揭曉。） 這些表都不用背——考試會提供副本，當參考資料用就好！

Hack 微架構（The Hack Microarchitecture）

任務：在 Logisim 蓋一台 Hack 電腦

本週主要作業是在 Logisim 裡蓋出 Hack 電腦。從下週起課程將完全 從硬體轉向軟體（把高階語言翻譯成組語的過程）。 所需元件你都已做過，骨架檔也載入了模型版本。 建議用 Logisim 內建的 ROM、RAM 與暫存器 （而非自己設計的版本），方便在模擬時檢視與編輯內容、實際測試 CPU。 重點放在電腦本身——記憶體映射 I/O 接在哪裡不難想像，但不列入考試。

元件：記憶體

元件：CPU 的黑盒子規格

CPU 必須遵循擷取—執行週期。每個時脈 tick 之後：

• CPU 應把輸入 instruction（即 \(ROM[\texttt{pc}]\)） 當機器碼執行；

• inM 應是 \(M\) 的值（從 RAM 載入）；

• pc 應是程式計數器的值；

• addressM 應是 \(A\) 的值；

• 若 CPU 要寫 RAM：\(\texttt{writeM} = 1\) 且 outM 為寫入值； 否則 \(\texttt{writeM} = 0\)；

• 若 reset 高，PC 歸零（\(A\)、\(D\) 不必歸零）。

CPU 元件：程式計數器（PC）

load、inc、reset 同時最多一個為高。 每個時脈週期： 若 \(\texttt{reset} = 1\)，\(\texttt{out} \leftarrow 0\)； 若 \(\texttt{inc} = 1\)，\(\texttt{out} \leftarrow \texttt{out} + 1\)； 若 \(\texttt{load} = 1\)，\(\texttt{out} \leftarrow \texttt{in}\)。 （普通暫存器 = 拿掉 inc 與 reset 的同一元件 ——這正是第四週的計數器模式！）

在 Hack CPU 中的用法： 有跳躍發生 \(\to\) load（載入 \(A\)）； 無跳躍 \(\to\) inc（下一條指令）； 重開機 \(\to\) reset。

CPU 元件：ALU

ALU 無時脈（純組合邏輯），依控制位 \(zx, nx, zy, ny, f, no\) 從 \(x\)、\(y\) 算出 out：

要評估 C-指令的 jump 部分，還需要一個子電路判斷 out 是正、負、還是零 （例如：符號位元給「負」、16 位元 NOR 給「零」、兩者皆非為「正」）， 再與 \(j_1 j_2 j_3\) 做 AND-OR 組合出「是否跳躍」訊號。

把 CPU 接起來

資料流總結（Nisan & Schocken 的參考實作，只是可能的實作之一）：

1. A 暫存器的輸入 MUX（M1）：A-指令時選 instruction（載入常數）；C-指令且 \(d_1 = 1\) 時選 ALU 輸出。

2. ALU 的 \(y\) 輸入 MUX（M2）：依 \(a\) 位元在 \(A\) 與 inM 之間選擇；\(x\) 輸入固定接 \(D\)。

3. 6 個 \(c\) 位元直接接 ALU 控制位；ALU 輸出分送 outM、\(D\)、\(A\)（各由 \(d\) 位元 gating）。

4. PC：跳躍條件成立 \(\to\) load（吃 \(A\)）； 否則 inc；reset 輸入直通。

5. writeM \(= d_3 \land (\text{opcode} = 1)\)； addressM 恆為 \(A\)。

比較架構學（Comparative Architecture）

看到新 ISA 該注意什麼？

語法備註：多數組語把運算元放前面，與 Hack 不同。 例如 MIPS 中，Hack 的 A=D+M 會寫成 add A,D,M。 這純屬外觀——一行組語仍對應一條機器碼指令。 Hack 的特殊語法是因為它只有兩種指令！

Harvard vs von Neumann

Hack 從 ROM 讀指令、把資料存 RAM——兩個分開的記憶庫， 是 Harvard 架構的例子（主要優點：硬體較簡單）。 多數現代 ISA 改用 von Neumann 架構： 指令與資料存在同一個 RAM。 這使程式可以被當作資料載入、修改、甚至自我修改—— 作業系統載入執行檔的能力正建立在此。

RISC vs CISC

RISC 與 CISC 不是絕對或嚴謹的定義，而是光譜的兩端。 現代 CPU 上 CISC 通常跑得比較快；RISC 仍廣泛用於 低功耗、低成本的應用（如嵌入式硬體）。 歷史上優勢曾多次易手——2000 年時 RISC 連高速應用都佔優。

暫存器：特殊用途 vs 一般用途

Hack 中：PC 是程式計數器、\(M\) 是記憶體暫存器、\(A\) 是控制 \(M\) 的位址暫存器。 這些都是特殊用途暫存器（special-purpose registers）： 在硬體中有特定角色、能參與的 ALU 運算受限， 且通常是 ISA 特有的——別的 ISA 沒有 \(A\)、\(M\) 的等價物。 幾乎所有 ISA 都有 PC，但許多把它稱為指令暫存器（IR）。

\(D\) 則相反，是一般用途暫存器（general-purpose register）： 可在 ALU 運算中扮演任何角色。 多數架構有 32 個以上的一般用途暫存器， 它們行為全都相同——每一個都是 \(D\) 的直接類比。

定址模式（Addressing Modes）

Hack 具備最常見的三種：

CISC ISA 常有更多定址模式以提升效率。 例如 ARM7 支援索引間接定址（indexed indirect）： LDR R0, [R1, #0xBEEF] 讀 R1 中的位址、加上 0xBEEF、再把該位址的值存入 R0。 這對陣列超有用——若 R1 是 C 陣列 arr 的位址， 一條指令就完成 R0 = arr[0xBEEF]！

常見 ISA 巡禮

• x64（又名 x86-64、AMD64）：多數現代 64 位元桌機與筆電。 （Intel 曾自研 64 位元的 IA-64／Itanium，2019 年停產後也改用 x64。） 非常偏 CISC。跑它的 CPU 通常又快又高效，但昂貴、耗電、需要大量散熱。

• ARM：面向可攜裝置的 64／32 位元 ISA 家族，比 x64 更偏 RISC。 晶片組功耗與散熱需求低，但速度與效率較遜。 幾乎所有現代手機平板都用 ARM；現代 Mac 也用 Apple 自研的 ARM 變體。 背後的公司 Arm Holdings 就在布里斯托！

• MIPS：簡單的 RISC ISA 家族，用於嵌入式應用。 例如 PIC 晶片單價 £3–£10、跑 15–120MHz， 低階款的功耗跟一顆 LED 差不多。 任天堂 N64 也跑 MIPS 變體——《超級瑪利歐 64》裡的兔子 就因此取名 MIPS！

進階功能：硬體中斷（Hardware Interrupts）

回想 Hack 的輸入靠輪詢（polling）： 讀 \(RAM[\texttt{0x6000}]\) 得到當下按著的鍵。 問題：輪詢很糟！浪費大量時脈週期， 而且（時脈較低時）可能漏掉輸入。

中斷也用於其他用途，例如存取受保護記憶體的嘗試 ——這就是指標亂掉時你會收到 segfault 的原因。

微架構最佳化：管線化與快取（Pipelining and Caching）

洗衣服的啟示：管線化

假設你積了好幾批衣服要洗。一批衣服：洗衣機 2 小時、 烘衣機 3 小時、燙摺 1 小時。怎麼安排？

壞做法——一批做完才開始下一批（每批 6 小時，3 批 18 小時）：

好做法——第一批進烘衣機時，第二批就進洗衣機：

（課程投影片還展示了對齊到「3 小時一格」的版本—— 即把「換手時間點」定在固定間隔，如同時脈週期。）

管線化的理想

提高 CPU 時脈的主要障礙是傳播延遲（propagation delay）： 訊號穿過閘、到達穩定值所需的時間（第三週！）。

對 Hack 的 C-指令，可把擷取—執行週期分成四個階段 （A-指令會跳過其中一些）：

每個階段用不同的硬體，所以時脈只要配合 最慢一個階段的傳播延遲，而不是整個擷取—執行週期的總延遲！

穩定狀態下每個週期完成一條指令——即使每條指令要走四個階段。 現代 CPU 的管線更複雜（常超過 20 級），但原理相同， 這四個階段仍是很好的基本框架。

管線化的現實：危障與停滯

會出什麼問題？三種危障（hazards）：

• 資料危障（data hazard）： 某指令需要前一條尚未算完的指令修改的資料。 例：D=D+1 後接 A=A+D—— 第二條需要第一條算出的新 \(D\)。

• 條件危障（conditional／control hazard）： 發生在條件分支。下一條該進管線的指令 取決於分支是否發生。 例：M;JEQ 之後，下一條指令可能在 \(ROM[PC+1]\) 也可能在 \(ROM[A]\)。

• 結構危障（structural hazard)： 兩條指令需要同一個實體資源 （例如同時用到 ALU 的同一部分）。 （替 Hack 做管線不會遇到這種。）

任何危障都可能導致停滯（stall，又稱 bubble）： 管線的其餘部分停住，直到問題指令完成。 避免與緩解停滯是現代 CPU 設計中複雜的一環。

多核心呢？

有了多核心，上述所有問題都更嚴重 （核心之間還要搶記憶體、搶快取、保持一致性）。 多核心的效益多半來自作業系統把核心分給不同應用程式， 或開發者明確撰寫平行程式碼—— 不是「自動變快」的魔法。

記憶體快取（Memory Caching）

AMD Zen 4 微架構（Ryzen 7000 系列）最高時脈 5.7GHz， 即每秒 \(5.7 \times 10^9\) 週期——每週期約 0.175ns。 從主記憶體取一個值要多久（延遲，latency）？ 約 73.3ns = 418 個週期！我們絕不想每個擷取—執行週期都做一次。

為什麼這麼慢？

• 16GB+ 的位址空間意味著更複雜的電子電路 \(\to\) 更長的傳播延遲；

• 16GB+ 的 SRAM 貴到不現實，所以主記憶體用 DRAM（第四週！）；

• 實體距離！電流以光速（\(3 \times 10^8\) m/s）行進， 走一公尺要 3.33ns——記憶體插槽離 CPU 幾十公分，一來一回就是好幾 ns。

現代 CPU 用更小、更快、更近的記憶體快取解決： L1、L2、L3 三層。以 Zen 4 為例（約略值）：

（暫存器容量是指 224 個整數暫存器；另外還有數百個其他暫存器。）

運作方式：指令預先載入 L1 快取； 遇到條件分支時盡可能「往前看」、把兩種可能都載入。 其餘空間給最常用的資料（例如常用變數的記憶體）： 先塞 L1、再 L2、再 L3、最後才是主記憶體。 把主記憶體存取（快取未中，cache miss）的次數壓到最低， 是 CPU 設計與程式碼最佳化的重要課題。

架構知識的應用一：謂詞化（Predication）

理解管線化告訴我們：if 與迴圈需要分支， 分支製造條件危障，因此不成比例地慢。 但把邏輯運算式求值成 0 或 1 不會產生條件危障—— 可能產生資料危障，但整體仍快。例如：

if (x <= 50) {
    y += 10;
} else {
    y = 3;
}

y = (y+10)*(x <= 50) + 3*(x > 50);

（C 的比較運算子回傳 0 或 1：條件成立的那一項留下、 另一項乘 0 消失——用算術取代分支。） 這叫謂詞化（predication）或 無分支程式設計（branchless programming）。

架構知識的應用二：迴圈展開（Loop Unrolling）

// 把 from 的前 count 個元素
// 複製到 to
int broke_array_copy(
    int from[], int to[],
    int count)
{
    for (int i = 0;
         i < count; i++)
        to[i] = from[i];
}

int woke_array_copy(
    int from[], int to[],
    int count)
{
    while (count >= 8) {
        *to++ = *from++;  // x8
        // ...同一行重複八次...
        count -= 8;
    }
    while (count > 0) {
        *to++ = *from++;
        count -= 1;
    }
}

設 \(\texttt{count} = 500\)。左邊要用 \(\texttt{count} + 1 = 501\) 次條件分支； 右邊只要 \((1 + \texttt{count}/8) + (1 + \texttt{count}\%8) = 68\) 次。 （順帶也省掉 500 次 i 的加法。）

int bespoke_array_copy(int from[], int to[], int count)
{
    register int n = (count + 7) / 8;
    switch (count % 8)
    {
    case 0: do {  *to++ = *from++;
    case 7:       *to++ = *from++;
    case 6:       *to++ = *from++;
    case 5:       *to++ = *from++;
    case 4:       *to++ = *from++;
    case 3:       *to++ = *from++;
    case 2:       *to++ = *from++;
    case 1:       *to++ = *from++;
            } while (--n > 0);
    }
}

綜合練習題（附詳解）

練習 1：機器碼解碼

把下列機器碼翻譯成組語： (a) 0000000000101010； (b) 1110110000010000； (c) 1111110111100001。

練習 2：組語編碼

把下列組語翻譯成 16 位元機器碼： (a) @SCREEN；(b) MD=D-1；(c) D;JLE。

練習 3：語法限制的硬體根源

用指令格式解釋： (a) 為什麼沒有 D=17 這種指令？ (b) 為什麼多重指定（AMD=）「免費」？ (c) 為什麼恰好有 7 種跳躍條件？

練習 4：ISA 還是微架構？

下列各項屬於 ISA 性質還是微架構性質？ (a) 時脈 5.7GHz；(b) 16 位元字長；(c) A=D;JMP 的行為； (d) ALU 用進位前瞻加法器；(e) KBD 映射到 0x6000； (f) 指令 D=D+M 的存在。

練習 5：PC 元件追蹤

PC 初值 20。連續五個時脈的輸入為： (1) inc=1；(2) load=1, in=100；(3) inc=1；(4) reset=1；(5) inc=1。 寫出每個時脈後的輸出。

練習 6：CPU 接線理解

(a) 執行 A-指令時，\(A\) 暫存器前的 MUX（M1）選什麼？ALU 在做什麼？ (b) writeM 什麼時候是 1？ (c) 為什麼 addressM 直接接 \(A\)、不經過任何邏輯？

練習 7：Harvard vs von Neumann

(a) Hack 是哪種架構？根據是什麼？ (b) von Neumann 的主要優點是什麼？舉一個 Harvard 做不到的事。 (c) Harvard 的主要優點？

練習 8：定址模式判別

判斷下列各指令（或其欄位）使用哪種定址模式： (a) @100 中的 100； (b) D=M 中的 M； (c) D=A 中的 A； (d) ARM7 LDR R0, [R1, #8]。

練習 9：管線加速比

某 CPU 四階段延遲為：Fetch 2ns、Decode 1ns、Execute 3ns、 Writeback 2ns。 (a) 不用管線：時脈週期多長？執行 100 條指令要多久？ (b) 用管線：時脈週期多長？100 條指令（無停滯）要多久？ (c) 加速比是多少？理想上限是多少？

練習 10：危障辨識

指出下列 Hack 指令序列中每一處危障的類型：

@100      // (1)
D=M       // (2)
D=D+1     // (3)
@LOOP     // (4)
D;JNE     // (5)
M=0       // (6)

練習 11：快取數量級

用第 4 章的 Zen 4 表格： (a) 一段程式每次迭代要 1 次 L1 命中；改寫後每次迭代變成 1 次 RAM 存取。慢了幾倍？ (b) 為什麼「把常一起用的資料放在相鄰位址」（空間局部性）能加速？ (c) 從 SSD 讀資料比從 RAM 讀慢幾倍？

練習 12：謂詞化與迴圈展開

(a) 把下列 C 程式謂詞化（消除分支）：

if (a > b) { max = a; } else { max = b; }

(b) count \(= 100\) 時，8 路展開的複製迴圈 （第 4 章的 woke_array_copy）用幾次條件分支？ 原始版呢？ (c) 為什麼這兩招都不該隨手亂用？

max = a*(a > b) + b*(a <= b);

附錄：速查表

C-指令編碼總表

格式：111 \(a\,c_1 c_2 c_3 c_4 c_5 c_6\,d_1 d_2 d_3\,j_1 j_2 j_3\)

\(j_1\)：結果 \(< 0\) 則跳；\(j_2\)：\(= 0\) 則跳；\(j_3\)：\(> 0\) 則跳。 \(c_1..c_6\) 恰為 ALU 的 \(zx, nx, zy, ny, f, no\)（\(x = D\)、 \(y = a ? M : A\)）。

ISA 快速比較

記憶體層級（Zen 4 約略值）

名詞中英對照

參考資料

• John Lapinskas, The Hack ISA／The Hack microarchitecture／Comparative architecture／ Microarchitecture optimisation（7-1 至 7-4）， COMSM1302, University of Bristol.

• Nisan & Schocken, The Elements of Computing Systems （nand2tetris），Ch. 4–5（機器語言與電腦架構）.

• Blem, Menon & Sankaralingam, ISA Wars: Understanding the Relevance of ISA being RISC or CISC…, ACM TOCS, 2015（RISC/CISC 實測研究）.

• Chips and Cheese, ARM or x86? ISA Doesn’t Matter （micro-ops 與現代觀點）.

• Hennessy & Patterson, Computer Architecture: A Quantitative Approach （管線化、危障、快取的標準教科書）.

• Tom Duff, Duff’s device（1983 年的 netnews 貼文）.