電子硬體完整教材
從零基礎到高級工程師的電子硬體系統化學習教材 Complete Electronic Hardware Curriculum: From Beginner to Advanced
阅读文章 →導讀：如何使用本教材
2pt[1.4cm] PLC 完整學習教材[0.6cm] 可程式邏輯控制器：從初級、中級到高級[1.4cm] 2pt[1.8cm] rl 自動化初學者、電控技師、系統整合工程師[6pt] 硬體接線、梯形圖、IEC 61131-3、狀態機、PID、 工業通訊、運動控制、功能安全、工業 4.0[6pt] 三篇十七章，每章含學習目標、實務筆記與練習題[6pt] 2026 年 7 月 5 日 ccc 6pt 6pt 6pt[2pt] 入門與基本
阅读文章 →IEC 61131-3 與五種程式語言
IEC 61131-3 是 PLC 程式語言的國際標準，定義了共通的、 與。學會標準語法後， 跨品牌只需適應開發環境差異，觀念完全可攜。
阅读文章 →工業通訊
理解工廠通訊層級；掌握 Modbus RTU/TCP 的定址與功能碼； 比較主流工業乙太網協定；認識 OPC UA 與 MQTT 的角色。
阅读文章 →程式邏輯重建
1.5pt[1.2cm] PLC 梯形圖程式設計審查報告[0.8cm] 單車道雙向通行控制（車道感測器 A/B 狀態機）[1.2cm] 1.5pt[2cm] rl 梯形圖程式（Rung 1–25，疑為 CCW / Micro800 平台）[4pt] 邏輯正確性、強健性、安全性、可維護性[4pt] 2026 年 7 月 5 日[4pt] 發現 5 項嚴重問題、6 項重要問題、4 項改善建議 本報告依據五張程式截圖重建邏輯後進行分析；建議修
阅读文章 →中文測試
阅读文章 →結構與組織
計算機組織與結構導論Organization and Architecture / 結構化描述方法 / 計算機的功能與結構
阅读文章 →計算機簡史
本章回顧計算機的演進歷史——從 ENIAC 與 von Neumann 的 IAS 機器,經電晶體、積體電路,到微處理器與現代多核心時代;並說明貫穿全書的核心議題:。我們將介紹摩爾定律及其影響、處理器與記憶體之間日益擴大的速度鴻溝、以及系統設計者為了「平衡」各部件效能所採取的手段。最後介紹效能量測的基本方法:時脈、CPI、MIPS、基準程式(benchmark)與 Amdahl 定律。本章對應 Stallings 第 2 章,並補充至現
阅读文章 →計算機的部件與 von Neumann 設計
本章從頂層視角檢視計算機的功能與互連。首先詳述:提取(fetch)與執行(execute)兩大階段,以及機制如何讓處理器與緩慢的 I/O 裝置有效並行。接著討論三大模組(CPU、記憶體、I/O)之間必須傳遞的資訊類型,以及承載這些傳輸的:資料線、位址線、控制線的功能,匯流排階層的必要性,以及仲裁、時序等關鍵設計議題。本章對應 Stallings 第 3 章;所介紹的指令週期概念是第 22 章起 CPU 實作的直接基礎。
阅读文章 →記憶體系統概觀
記憶體系統的設計目標是「以接近最便宜技術的單位成本,提供接近最昂貴技術的存取速度」,而達成此目標的關鍵就是與。本章先建立記憶體系統的特徵框架(容量、存取時間、傳輸率等),說明階層為何有效——;再深入快取設計的所有核心要素:容量、映射函數(直接、全關聯、集合關聯)、替換演算法、寫入策略、行大小與多層快取。本章對應 Stallings 第 4 章。
阅读文章 →半導體主記憶體
本章深入主記憶體的實體層:半導體記憶體。首先比較 DRAM 與 SRAM 的單元結構與適用場景,介紹 ROM/PROM/EPROM/EEPROM/快閃記憶體家族;接著說明記憶體晶片的內部組織(位元陣列、位址多工、重新整理)與模組化擴充;然後介紹原理與漢明碼(Hamming code);最後概述為縮小處理器—記憶體鴻溝而生的先進 DRAM 組織:SDRAM、DDR 與現代演進。本章對應 Stallings 第 5 章。
阅读文章 →磁碟
本章討論記憶體階層底部的大容量外部儲存。首先介紹磁碟的物理結構、資料組織與存取時間模型(尋道、旋轉延遲、傳輸);接著詳述以換取效能與可靠度的 0–6 各級;然後補充 Stallings 第 6 版之後的重大變革——;最後簡述光學儲存與磁帶。本章對應 Stallings 第 6 章並更新至現代。
阅读文章 →外部裝置與 I/O 模組
I/O 是計算機三大子系統中最「雜」的一塊:週邊裝置種類繁多、速度差異可達九個數量級、資料格式各異。本章說明為何需要 作為週邊與系統之間的中介,然後依「處理器介入程度遞減」的順序,詳述三種 I/O 技術:、 與,最後介紹 I/O 通道/處理器的概念與外部介面的演進。本章對應 Stallings 第 7 章。
阅读文章 →作業系統概觀
作業系統是「使用者/應用程式」與「硬體」之間的介面,而許多硬體機制正是為了支援作業系統而設計的。本章從計算機結構的視角檢視 OS:批次系統遺留的中斷/計時器/特權模式、多道程式設計與排程,以及本章的重點——:交換、分割、、虛擬記憶體、 與分段。這些概念與 RISC-V 特權結構(第 21 章)直接對應。本章對應 Stallings 第 8 章。
阅读文章 →ALU 概觀
本章討論 ALU 的核心工作:計算機如何表示並運算數值。整數部分:二補數表示法、符號延伸、溢位規則、加減法器硬體、無號與 Booth 乘法、復原式除法。浮點部分:IEEE 754 標準的格式(單精度/雙精度)、偏移指數、隱含位元、特殊值(無窮大、NaN、非正規數)、捨入模式與浮點運算流程。本章對應 Stallings 第 9 章;其中的加法器與 ALU 設計將在第 22 章直接以 Verilog 實作,二補數運算規則是理解 RV32I
阅读文章 →機器指令特性
指令集是「機器語言」的規格,是程式設計師(或編譯器)所見機器的最完整定義,也是結構與組織的分界線。本章討論指令集設計的基本議題:機器指令的要素(opcode、來源/目的運算元、下一指令位址)、每指令位址數的取捨、運算元的型態(數值、字元、邏輯資料)、運算的分類(資料傳輸、算術、邏輯、轉換、I/O、系統控制、控制轉移),以及位元組序(endianness)。本章對應 Stallings 第 10 章,並以 RV32I 作為貫穿範例。
阅读文章 →定址模式
運算元「在哪裡、怎麼找」是指令集設計的核心問題之一。本章系統性地介紹七種經典定址模式(立即、直接、間接、暫存器、暫存器間接、位移、堆疊),分析各自的優缺點與硬體代價;接著討論指令格式設計:指令長度、欄位分配、變長 vs. 定長;最後剖析 RV32I 的六種指令格式(R/I/S/B/U/J),說明其欄位安排背後的硬體考量。本章對應 Stallings 第 11 章。
阅读文章 →處理器組織
本章進入處理器內部:先檢視處理器的暫存器組織(使用者可見暫存器與控制/狀態暫存器),再把指令週期細化為子週期,最後聚焦本章的重頭戲——:像工廠裝配線一樣讓多條指令的不同階段重疊執行。我們將建立管線加速的定量模型,並詳細分析限制管線效能的三類:結構、資料、控制,以及分支處理的各種對策。本章對應 Stallings 第 12 章,是第 25 章管線 CPU 實作的理論基礎。
阅读文章 →起點:程式到底在做什麼
精簡指令集電腦(RISC)指令執行特性 / 大型暫存器檔 / RISC vs. CISC / 從 RISC-I 到 RISC-V
阅读文章 →超純量 vs. 超管線
管線讓多條指令的重疊;更進一步:每個週期指令到多個平行的功能單元,挖掘。本章討論超純量設計的核心問題:哪些相依限制了平行(真資料相依、反相依、輸出相依、程序相依、資源衝突);機器平行的三要素(發射寬度、視窗大小、重新命名);指令發射政策(循序/亂序)、與如何消除假相依並維持精確例外。本章對應 Stallings 第 14 章,並補充現代視角。
阅读文章 →微操作
控制單元是處理器的「指揮官」:它讓資料路徑上的每個部件在正確的時間做正確的事。本章先把指令週期分解到最底層的,說明控制單元的輸入(IR、旗標、時脈)與輸出(控制訊號);然後介紹兩種實現方式:——控制邏輯是組合電路,以及——控制邏輯是存放在控制記憶體中的「微指令」程式。本章整合 Stallings 第 15、16 章,是第 23 章控制單元 Verilog 實作的直接理論來源。
阅读文章 →Flynn 分類法
單一處理器的效能終有極限,平行化是必然的出路。本章依 Flynn 分類法建立平行結構的地圖;深入的組織與其核心難題——,詳述 ;接著介紹與 兩種擴展路徑;最後補充多核心時代的現實:記憶體一致性模型、GPU 與資料平行。本章對應 Stallings 第 18 章(第 6 版),並更新至現代。
阅读文章 →RISC-V 的緣起與治理
本章開啟教材第二部:RISC-V 指令集架構。我們先回答「RISC-V 是什麼、為什麼重要」:一個由 UC Berkeley 發源、由 RISC-V International 治理的指令集標準;剖析它的設計——小而穩定的基礎整數指令集(RV32I/RV64I)加上可選擴展(M/A/F/D/C/V/Zicsr...);建立 RV32I 的程式設計師模型:32 個通用暫存器、PC、無旗標;並說明命名規則(RV32IMAC 之類的字串怎麼讀
阅读文章 →總覽
本章是 RISC-V 32 位元指令集的完整參考:依類別逐一剖析 RV32I 的全部指令——算術邏輯(暫存器型與立即值型)、移位、比較、上位立即值(lui/auipc)、載入/儲存、條件分支、跳躍與鏈結(jal/jalr)、以及系統指令(ecall/ebreak/fence)。每條指令給出格式、編碼欄位、精確語意與組合語言範例。本章依據 RISC-V 官方規格 RV32I 2.1 版(ISA Manual 20260120)撰寫,是第
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